自己点灯

2022-10-24

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新建项目

新建工程：File-->NEW-->FPGA Design Project-->OK

弹出的选项框选择存储路径和工程名称（路径和文件名称要求是英文路径）

选择对应的型号：
Tang_nano_1k_device_choose

编写代码

新建好工程之后接下来进行代码编辑，在Design工作栏内新建“Verilog File”,如下图所示：

为文件命名（要求写英文名，不然后续综合很容易报错）；
一般来说对于verolog文件建议文件名称与文件module名称应当相同

双击新建的 .v 文件，可以在右侧的编辑框中编写代码。

Verilog 预备知识

这里只介绍接下来会用到的相关语法，更多的可以参考《Verilog 数字系统设计教程》

Verilog 的基本设计单元是模块，一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即描述输出和输入的关系的。

模块就像我们平时提到的黑匣子，当我们实现了模块后，就不需要去关心模块内部，只需要根据模块定义的输入输出格式，将模块实例化，给模块提供输入，就可以让模块自己工作了

一个模块长成这样

module module_name 
#(parameter)
(port) ;
    Function description;
endmodule

模块整体结构由 module 和 endmodule 组成，module 后面跟着的是模块的名称，可传递变量参数，接口的定义，声明了端口的方向

模块内部有时候会使用内部的信号，内部信号有 wire 和 reg 类型

功能的定义可以通过 assign 和 always 块完成。 assign 是描述组合逻辑最常用的方法之一； always 可用于描述组合逻辑，也可描述时序逻辑

示例代码

以流水灯为例；将下方的代码粘贴到自己的文件中，也可以自己编写代码。

module led (
    input sys_clk,
    input sys_rst_n,
    output reg [2:0] led // 110 B, 101 R, 011 G
);

reg [23:0] counter;

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
        counter <= 24'd0;
    else if (counter < 24'd1199_9999)       // 0.5s delay
        counter <= counter + 1'b1;
    else
        counter <= 24'd0;
end

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
        led <= 3'b110;
    else if (counter == 24'd1199_9999)       // 0.5s delay
        led[2:0] <= {led[1:0],led[2]};
    else
        led <= led;
end

endmodule